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臺積電宣布研發(fā)2nm工藝,預(yù)計四年后投產(chǎn)

返回列表 來源:普樂斯 瀏覽: 發(fā)布日期:2019-09-20 09:04【
文章導(dǎo)讀:在科技創(chuàng)新論壇會議上,臺積電研發(fā)負責(zé)人、技術(shù)研究副總經(jīng)理黃漢森除了探討未來半導(dǎo)體工藝延續(xù)到0.1nm的可能之外,還宣布了一個重要消息——臺積電已經(jīng)啟動2nm工藝研發(fā),預(yù)計4年后問世。
在臺積電目前的工藝規(guī)劃中,7nm工藝去年已經(jīng)量產(chǎn),7nm+第1次引入EUV極紫外光刻技術(shù),目前已經(jīng)投入量產(chǎn),6nm只是7nm的一個升級版,明年第1季度將進行試產(chǎn)。

5nm全面導(dǎo)入EUV極紫外光刻,已經(jīng)開始風(fēng)險性試產(chǎn),明年底之前量產(chǎn),蘋果A14、AMD五代銳龍(Zen 4都有望采納),之后還有個增強版的N5P工藝。
臺積電宣布研發(fā)2nm工藝,預(yù)計四年后投產(chǎn)-普樂斯
3nm有望在2021年試產(chǎn)、2022年量產(chǎn)。在3nm之后就要進入2nm工藝了,實際上臺積電今年6月份就宣布研發(fā)2nm工藝了,工廠設(shè)置在位于中國臺灣新竹的南方科技園,預(yù)計2024年投入生產(chǎn)。

按照臺積電給出的指標(biāo),2nm工藝是一個重要節(jié)點,Metal Track(金屬單元高度)和3nm一樣維持在5x,同時Gate Pitch(晶體管柵極間距)縮小到30nm,Metal Pitch(金屬間距)縮小到20nm,相比于3nm都小了23%。
臺積電宣布研發(fā)2nm工藝,預(yù)計四年后投產(chǎn)-普樂斯等離子表面處理
不過臺積電沒有透露2nm工藝所需要的技術(shù)和材料,性能、功耗等指標(biāo)更是無從談起。

本文來源:快科技
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